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http://ir.ncue.edu.tw/ir/handle/987654321/16458
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| Title: | 具有交錯效果之高速編解碼架構
A New High-Speed Coding Architecture with the Effect of Interleavi |
| Authors: | Chen, Tung-Chou;Hsu, Ming-Yen |
| Contributors: | 電子工程學系 |
| Keywords: | 交錯;錯誤更正碼;解碼速度;時間延遲 |
| Date: | 2006-05
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| Issue Date: | 2013-05-06T04:01:47Z
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| Publisher: | 高雄海洋科技大學 |
| Abstract: | 在無線通訊系統中，常會使用高階之調變技術來增加系統之資料傳輸量(data throughput)，也會使用錯誤更正碼(error-correcting codes)技術來提高系統之性能(performance)表現，通常還會伴隨著位元交錯(bit interleaving)技術來克服無線通道中之連續錯誤(burst errors)，來更有效地增加系統之整體效能，這類之通訊系統被統稱為BICM(Bit Interleaved Coded Modulation)系統。在BICM系統中，交錯技術雖可改善系統之解碼效能，但也付出了硬體成本(hardware cost)以及時間延遲(latency delay)的代價。在一些即時通訊系統中，較長的時間延遲(latency delay)將會嚴重影響到通訊的品質。因此，本論文針對未來可能需提供數百Mbps，甚至數個Gbps之高速無線通訊傳輸系統，提出一個具有交錯特性的錯誤更正碼新架構。此新架構在傳送端使用N層之現有錯誤更正碼編碼器，如里德-所羅門碼(Reed-Solomon code)、旋積碼(convolutional code)等，在接收端也採用N層之解碼器來構成。以現有之編解碼技術，新架構便可提高N倍之編解碼速度，以符合未來高速無線通訊傳輸系統之需求。同時，新架構具有交錯之特性，與傳統之BICM系統相比，將可省去交錯器(interleaver)與解交錯器(deinterleaver)之硬體成本與時間延遲(latency delay)，更適合應用於即時通訊系統中。 |
| Relation: | 2006 Conference on Microelectronics Technology and Applications, : 190-191 |
| Appears in Collections: | [電子工程學系] 會議論文
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