English  |  正體中文  |  简体中文  |  Items with full text/Total items : 6480/11652
Visitors : 20724635      Online Users : 180
RC Version 3.2 © Powered By DSPACE, MIT. Enhanced by NTU Library IR team.
Scope Adv. Search
LoginUploadHelpAboutAdminister

Please use this identifier to cite or link to this item: http://ir.ncue.edu.tw/ir/handle/987654321/14013

Title: Lateral DMOS 與其高靜電防護技術設計及測試
Design and Testing of the Lateral DMOS & Its High Esd Protection Technique
Authors: 陳勝利;陳宏偉;陳漢臣;李宜穆;陳勛祥
Contributors: 電子工程學系
Keywords: 靜電放電;過壓破壞;閂鎖效應
LDMOS;Tsuprem-4;Medici
Date: 2006
Issue Date: 2012-09-10T02:46:08Z
Publisher: 行政院國家科學委員會
Abstract: 近年來功率半導體元件例如Lateral DMOS 被廣泛地應用於TFT LCD 工業領域上,然而在此領域裡由於LCD 基材為絕緣體,因此靜電放電破壞(ESD) 問題比起積體電路業更為嚴重,而且功率半導體元件抗ESD 的能力有時甚至比一般低電壓製程之積體電路更為脆弱。由於功率元件在應用上,本身週遭環境及外來突波均有可能產生非常高的電壓。因此功率元件也必須考量抗高靜電壓破壞ESD (Electrostatic Discharge, ESD)/突然外來過壓破壞(Electric Overstress, EOS) 之能力。以往功率元件較不設計有防高電壓、EOS 破壞的保護設計。因此,本計劃擬提功率元件具有高 ESD/EOS 防護之設計,用以使其之輸入/出埠具較佳的可靠性,當然對常溫及高溫的閂鎖免疫能力也需要非常理想。靜電放電的問題日益嚴重,傳統靜電防護元件的設計大多利用嘗試錯誤法實際測試或用SPICE 模擬等效電路,以獲得適合的保護元件。本研究先利用Tsuprem-4 及Medici 等EDA 模擬軟體設計出Lateral DMOS 電性參數值,而且由Design Widow 中設計一套適切的ESD 保護電路,再利用佈局參數分析比較其結果,使保護元件的電性表現符合Design Window 範圍來達到 LDMOS 的ESD 保護最佳化的目的。在TFT LCD 功率元件技術中,高效能的ESD 保護結構應該具有一個高於40V 的保持電壓(可由TLP 技術測得)。這能確保一個良好的ESD 保護效能在高電壓峰值時不會有latch-up 的危險。本計劃中將提出最佳化方法去達到這樣的目的,對於功率結構的分析,除了HBM 之外,近來所發展的傳輸線觸波(TLP)系統也被使用,最後希望此功率技術產品的ESD 性能可通過 > 4KV、保持電壓> 40V。
Relation: 國科會計畫, 計畫編號: NSC95-2221-E239-049; 研究期間: 9508-9607
Appears in Collections:[電子工程學系] 國科會計畫

Files in This Item:

File SizeFormat
2050300812001.pdf64KbAdobe PDF564View/Open


All items in NCUEIR are protected by copyright, with all rights reserved.

 


DSpace Software Copyright © 2002-2004  MIT &  Hewlett-Packard  /   Enhanced by   NTU Library IR team Copyright ©   - Feedback